화웨이의 반도체 부문장 허팅보(Tingbo He)가 5월 25일 상하이에서 열린 IEEE 국제 회로·시스템 심포지엄(ISCAS 2026)에서 EUV(극자외선) 리소그래피 장비 없이 첨단 반도체를 구현하는 새 설계 방법론을 발표했다. ‘로직폴딩(LogicFolding)’으로 명명된 이 3D 칩 아키텍처는 기존 2D 단층 구조를 2층으로 접어 트랜지스터 밀도를 53.5%(238MTr/㎟) 향상시켰다고 화웨이는 주장했다. 이는 TSMC 3nm 공정에 필적하는 수치이며, 화웨이는 이 기술을 ‘타우(τ) 스케일링 법칙’이라는 독자적 반도체 발전 원칙으로 정식화했다.
로직폴딩 아키텍처의 핵심은 칩 레이아웃을 하나의 평면에서 두 층으로 확장해 트랜지스터 간 상호작용 지점을 늘리는 것이다. 허팅보 부문장은 이 구조가 전력 효율을 크게 높인다고 설명하면서도, 화웨이가 현재 10년에 걸친 개발 경로의 시작 단계에 있다고 직접 밝혔다. 화웨이는 지난 6년간 381개 칩을 이 타우 스케일링 법칙에 기반해 설계·양산했다고 주장하며, 올가을 출시 예정인 키린(Kirin) 2026 스마트폰 칩에 로직폴딩을 처음 탑재할 계획이라고 전했다. 장기 목표로는 2031년까지 1.4nm급 성능 구현을 내세웠는데, 글로벌 1위 파운드리 TSMC가 현재 2nm 양산에 막 돌입한 시점을 고려하면 상당히 야심찬 로드맵이다.
반도체 업계 전문가들은 화웨이의 주장에 신중한 시각을 보였다. DGA 그룹의 폴 트리올로(Paul Triolo)는 적층·폴딩 설계가 유효 밀도 향상을 가져올 수 있지만, 이것이 진정한 1.4nm급 제조에 수반되는 공정·수율·전력·열관리·소자 성능 문제를 해결했다는 의미는 아니라고 지적했다. 카운터포인트 리서치의 닐 샤(Neil Shah) 부사장도 로직폴딩이 열 제약과 패키징 복잡성을 유발할 수 있어 양산 수율에 영향을 줄 수 있다고 경고하며, 이 기술이 AI 데이터센터 칩으로 확장 적용될 때가 ‘중국의 창의적 제재 우회 전략’에 대한 진정한 시험대가 될 것이라고 평가했다. 타우 스케일링 법칙 자체에 대해서도 기존 무어의 법칙을 대체하는 물리 법칙이 아니라 배선 단축·논리 적층·메모리 구조 최적화·소프트웨어-하드웨어 공동 설계를 아우르는 ‘시스템 수준의 최적화 원칙’이라는 해석이 나왔다.
화웨이의 이번 발표는 미국의 반도체 수출 규제가 실질적인 한계에 직면하고 있음을 시사하는 신호로 주목받고 있다. ASML의 EUV 장비 반입이 막힌 상황에서 화웨이가 대안적 설계 경로로 첨단 파운드리에 접근하려는 시도를 공식화한 것이다. 한국 반도체 산업에도 직접적인 함의가 있다. 삼성전자는 3nm 이하 GAA(게이트 올 어라운드) 공정 양산 경쟁에서 TSMC와 맞붙고 있으며, SK하이닉스는 HBM(고대역폭 메모리) 공급망에서 엔비디아 등 고객사의 첨단 칩 설계 방향에 의존도가 높다. 화웨이가 독자 아키텍처로 첨단 AI 칩 시장에 진입할 경우 중국 내 파운드리·메모리 수요 구도가 변화할 수 있어, 국내 반도체 기업들의 대중국 전략 재검토가 불가피할 전망이다.
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