화웨이, EUV 없는 ‘로직폴딩’ 아키텍처로 트랜지스터 밀도 53.5% 향상 주장 작성: STORIUM 편집부 2026년 06월 01일 05시 36분 0 화웨이가 EUV 없이 TSMC 3nm급 트랜지스터 밀도를 구현하는 3D 칩 설계 기법 '로직폴딩'을 공개하고 2031년 1.4nm급 성능 달성을 목표로 제시했다.
