RISC-V 단일 코어에서 float16 온디바이스 학습을 뒷받침한 AIfES 확장 프리프린트

단일 코어 RISC-V 환경에서 온디바이스 학습을 float16으로 돌리기 위한 하드웨어·소프트웨어 공동 설계가 제시됐다. 이 논문은 동료검토 전 arXiv 프리프린트이며, 표준 RISC-V 확장인 Zfh와 Zvfh를 활용해 자원 제약이 큰 단일 코어에서도 학습 전체 흐름을 지원하는 오픈소스 프레임워크를 제안한다.

핵심은 AIfES 위에 Zfh/Zvfh 최적화 수학 프리미티브와 전처리 도구, layer-freezing 기능을 얹어 전이학습과 파인튜닝까지 처리하도록 한 점이다. 초록과 본문에 따르면 float32 대비 메모리 사용량은 약 50% 줄었고, 모델 성능 저하는 최소 수준으로 유지됐다. 이 수치는 p.1 초록과 p.3의 MNIST·FashionMNIST 평가 결과, 그리고 p.3의 EMNIST 기반 전이학습 메모리 비교에서 뒷받침된다.

검증은 실제 하드웨어 실측과 시뮬레이션을 함께 썼다. p.3에서는 RISC-V ISA Simulator로 5층 MLP(512-256-128-64-10, ReLU)를 MNIST에 20 epoch 학습했고, float16과 float32의 학습·검증 곡선을 비교했다. 같은 표의 결과에서 MNIST는 SGD에서 val. acc. 97.29% 대 96.88%, Adam에서 96.78% 대 97.32%였고, FashionMNIST는 SGD에서 86.85% 대 87.53%, Adam에서 88.25% 대 88.54%로 나타났다.

메모리 쪽에서는 p.3의 표 3이 더 구체적이다. 전이학습 시나리오에서 3층 MLP(32-16-10)를 MNIST로 사전학습한 뒤 EMNIST로 미세조정했고, 파라미터 메모리는 float16에서 50.43 kB, float32에서 100.85 kB였다. 기울기·옵티마이저·활성화를 포함한 작업 메모리는 frozen layer가 없을 때 SGD 기준 101.43 kB와 202.60 kB, Adam 기준 202.75 kB와 404.77 kB로 집계됐다. frozen layer 1-2 설정에서는 각각 52.74 kB, 105.23 kB, 154.06 kB, 307.40 kB로 줄었다.

하드웨어 구현 범위도 제시됐다. p.4에서는 FPGA용 오픈소스 RV64GC 슈퍼스칼라 OoO 코어 NaxRiscv를 대상으로 Zfh 지원을 넣기 위해 디코더, LSU, FPU를 확장했고, 그 오버헤드는 Xilinx XC7K325T-2FFG900C에서 175MHz 기준 LUT6 +1.15%, FF +0.05%였다. p.5에서는 Zvfh 구현 방향을 논의하며, VLEN을 64비트로 두면 4개 레인에서 float16 기준 스칼라 대비 원시 4배 속도를 기대할 수 있다고 적었다. 같은 결론에서는 Zfh와/또는 Zvfh를 지원하는 단일 코어에서 full float16 ODT가 가능하다고 정리한다.

구분	값	source_locator
정확도 비교	MNIST: SGD 97.29% vs 96.88%, Adam 96.78% vs 97.32%; FashionMNIST: SGD 86.85% vs 87.53%, Adam 88.25% vs 88.54%	p.3 Table 2
파라미터 메모리	float16 50.43 kB, float32 100.85 kB	p.3 Table 3
Zfh 구현 오버헤드	+1.15% LUT6, +0.05% FF, 175MHz	p.4 source_excerpt
검증 환경	5층 MLP(512-256-128-64-10), MNIST, RISC-V ISA Simulator, 20 epochs	p.3 source_excerpt

자료: STORIUM 정리

이 프리프린트가 보여주는 범위는 분명하다. 비교는 주로 float16과 float32 사이에서 이뤄졌고, 검증은 MNIST·FashionMNIST·EMNIST와 RISC-V ISA Simulator, 그리고 NaxRiscv FPGA 타깃에서의 구현 비용으로 제한됐다. 본문에는 향후 VPU 강화 NaxRiscv에서의 벡터 커널 성능 평가가 필요하다고 적혀 있어, 제안 프레임워크의 실사용 성능은 추가 측정이 남아 있다.