화웨이(Huawei)가 미국과의 반도체 격차를 좁힐 새로운 칩 설계 방식을 내세우며 도전장을 던졌다. 화웨이 칩 설계 자회사 하이실리콘(HiSilicon)의 허팅보(Tingbo He) 사장은 지난 주말 상하이에서 열린 IEEE 국제회로시스템심포지엄에서 엔지니어들이 반도체를 최적화하는 새 방법을 개발했다며, 이 기술이 향후 몇 년 안에 중국과 서방 칩의 성능 격차를 좁힐 것이라고 밝혔다. 중국에서 ‘칩 여왕’으로 불리는 그는 2026년 겨울 이전에 새로운 칩으로 이 접근의 실현 가능성을 입증하겠다고 약속했다.
화웨이의 방법은 하나의 실리콘 조각에 더 많은 부품을 욱여넣는 대신, 칩과 회로, 전체 컴퓨팅 시스템에 걸쳐 연산 속도를 높이는 데 초점을 맞춘다. 허 사장은 이 접근을 ‘타우 스케일링 법칙(Tau’s Scaling Law)’으로 명명하고, 하이실리콘의 새 지침이 인텔 공동창업자 고든 무어의 이름을 딴 무어의 법칙을 대체했다고 설명했다. 무어의 법칙은 약 2년마다 칩에 집적된 트랜지스터 수를 두 배로 늘려 컴퓨팅 성능을 끌어올린다는 원리다. 그는 6년 전 미세화에 따른 기하학적 스케일링이 한계에 부딪혔고, 반도체 진화가 기하학적 축소 이상의 것임을 곧 깨달았다고 말했다.
이 같은 전환의 배경에는 미국의 수출 통제가 있다. 화웨이는 세계 최대 파운드리인 대만 TSMC와 협력할 수 없어 구세대 노광 장비를 쓰는 중국 SMIC에 의존해야 하며, 일부 추정으로는 최첨단보다 5년 이상 뒤처져 있다. 동시에 첨단 반도체 산업 전반도 무어의 법칙의 물리적 한계에 부딪히고 있다. 트랜지스터 폭이 몇 나노미터에 불과해지면 양자 효과가 정상 작동을 방해하기 때문이다. 애플의 고성능 프로세서가 두 개의 칩을 이어붙여 하나의 더 강력한 칩을 만드는 것도 이런 한계를 우회하기 위한 방식이다.
허 사장은 회로 내 핵심 논리 연산 시간을 줄이는 로직폴딩(LogicFolding)을 비롯해 나노 단위 전자 현상을 고려한 설계, 칩 간 통신을 빠르게 하는 인터커넥트 개발 등을 성능 향상 방법으로 꼽았다. 그는 AI 학습과 추론 모두에서 핵심은 연산 시간 단축만이 아니라 칩 사이와 칩 내부에서 데이터가 이동하는 시간을 줄이는 데 있다고 강조했다. 화웨이는 이 방식으로 2031년까지 1.4나노미터 공정에 상응하는 성능의 부품을 생산하겠다고 밝혔는데, TSMC가 같은 공정을 2028년 도입할 것으로 예상되는 점을 감안하면 격차를 상당히 줄이는 셈이다.
이번 발표는 중국의 반도체 산업을 무력화하려던 제재가 오히려 자체 혁신을 자극해, 장기적으로 미국의 기술 우위를 잠식할 수 있음을 시사한다는 점에서 미중 반도체 경쟁의 분수령으로 읽힌다. 다만 회의적 시각도 있다. 독립 반도체·AI 정책 분석가 레나르트 하임은 화웨이 전략이 칩을 줄이고 집적하는 것만으로 성능을 더 짜내는 데 한계에 부딪혔음을 보여주며, 회사가 하이브리드 본딩과 3D 칩 적층 같은 기법에 점점 의존하고 있다고 분석했다. 허 사장은 이러한 혁신이 양산 단계에 진입할 것이라며, 올해는 아니더라도 2027년 이후부터 가능하다고 자신감을 보였다. 메모리·파운드리에서 중국과 경쟁하는 한국 반도체 업계로서도 주시할 대목이다.
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