IBM이 손톱 크기의 실리콘 위에 약 1000억 개의 트랜지스터를 집적한 새 프로토타입 칩 아키텍처를 공개했다. 이 설계는 2021년 IBM이 발표한 이전 최첨단 기술 대비 두 배에 달하는 트랜지스터 밀도를 구현하며, ‘나노스택(nanostack)’이라는 이름으로 불린다. IBM 리서치 디렉터 Jay Gambetta는 발표 브리핑에서 “단순한 점진적 개선이 아니라 의미 있는 도약”이라고 평가했으며, 10년 내 데이터센터 칩에 나노스택 기술이 광범위하게 적용될 것으로 내다봤다.
나노스택은 트랜지스터를 실리콘 칩 위에 두 층으로 수직 적층하는 방식으로, 도시 계획의 고층 건물과 같은 ‘위로 쌓기’ 접근법이다. 기술적으로는 보완형 전계 효과 트랜지스터(CFET)에 해당하며, IBM은 두 번째 층 트랜지스터를 첫 번째 층 바로 위가 아니라 엇갈린 형태로 배치해 배선을 단순화하는 방식으로 차별화했다. 각 층의 채널은 두께 15원자, 간격 9나노미터인 나노시트 3개로 구성된다. 기존 아키텍처 대비 같은 시간에 최대 50% 많은 연산을 처리하고, 에너지 효율은 최대 70% 향상된다고 IBM은 밝혔다. 이 아키텍처는 GPU와 CPU를 포함한 다양한 칩 유형에 적용할 수 있다는 점도 주목받는다.
업계 분석가들은 이 기술의 의미를 높이 평가했다. 기술분석 기업 TechInsights의 Dan Hutcheson 부회장은 “10~15년의 로드맵이 추가됐다”며 변혁적 의미를 인정했다. 일리노이대 어바나-샴페인캠퍼스의 Qing Cao 교수는 나노스택을 “전체 웨이퍼에서 최첨단 제조 공정으로 트랜지스터를 적층하는 방법을 보여줬다는 점에서 변혁적”이라고 평가했다. 인텔, 삼성, TSMC, 벨기에 연구기관 Imec도 유사한 CFET 접근법을 연구 중이지만, IBM이 이번에 실물 칩으로 시연한 것은 업계 전반의 방향을 이끄는 신호탄으로 해석된다. 다만 Cao 교수는 다층 적층 확대 시 수율 저하와 열 예산 문제를 실무적 과제로 지목했다. IBM은 400도 씨 이하에서 두 번째 층을 제조하는 방법을 찾았다고 밝혔으나 구체적인 방법은 공개하지 않았다.
반도체 업계는 지난 15년간 트랜지스터 소형화가 양자역학적 한계에 근접하면서 무어의 법칙이 벽에 부딪혔다고 평가해왔다. IBM의 나노스택은 이 교착 상태를 수직 집적으로 돌파하는 전략이다. IBM은 반도체 제조사들과 파트너십을 맺어 이 설계를 실제 칩 생산에 적용할 계획이며, IBM 글로벌 반도체 R&D 부문 부사장 Huiming Bu는 “다양한 설계자들이 이 기술을 어떻게 활용할지에 대한 많은 대화를 기대한다”고 밝혔다.
