KAIST 김용훈 전기및전자공학부 교수 연구팀이 차세대 AI 반도체 소자인 트랜지스터를 얼마나 더 작게 만들 수 있는지 실제 제작 없이 컴퓨터 시뮬레이션만으로 예측하는 전산 설계 플랫폼을 개발했다. 금속 전극과 반도체 사이 접촉부에서 발생하는 복잡한 양자 현상을 정밀하게 분석하는 새로운 이론 계산 체계인 ‘다공간 밀도범함수론’을 기반으로 한 이 플랫폼은, 지난달 28일 계산 분야 국제 학술지 ‘엔피제이 컴퓨테이셔널 머터리얼스(npj Computational Materials)’에 온라인 게재됐다.
트랜지스터는 전류를 켜고 끄는 초소형 스위치로, 반도체 칩 성능과 전력 효율을 결정하는 핵심 부품이다. 같은 면적에 더 많은 트랜지스터를 집적할수록 연산 능력이 높아지지만, 크기가 지나치게 작아지면 전자가 통과해서는 안 될 에너지 장벽을 뚫고 지나가는 양자터널링(quantum tunneling) 현상이 발생해 전류 제어가 어려워진다. 지금까지는 금속 전극과 반도체가 만나는 접촉부를 원자 수준에서 정밀하게 분석하기가 어려워 미세화 한계를 미리 파악하기 힘들었다. 연구팀은 실험 데이터 없이 물질의 성질을 기본 물리 법칙만으로 계산하는 제1원리 계산 방식을 적용해 이 문제를 해결했다.
연구팀은 개발한 플랫폼을 차세대 반도체 후보 물질인 단일층 이황화몰리브덴 소자에 적용해 금속 종류와 접촉 구조에 따라 트랜지스터 미세화 한계가 달라짐을 확인했다. 특히 미세화 한계 지점이 4나노미터(nm) 미만까지 가능하다는 결과를 도출했는데, 이는 삼성전자와 TSMC가 현재 양산 중인 2나노미터 공정보다도 더 미세한 영역까지의 가능성을 이론적으로 제시한 것이다. 김용훈 교수는 이번 연구가 차세대 트랜지스터가 앞으로 얼마나 작아질 수 있는지를 규정하는 새로운 물리적 기준을 마련했다며, 삼성전자와 SK하이닉스 등의 차세대 반도체 소자 설계 실험 플랫폼으로 활용될 수 있을 것이라고 밝혔다.
이 플랫폼이 주목받는 이유는 AI 가속기와 첨단 연산 칩 수요가 급증하면서 반도체 미세화 경쟁이 더욱 치열해지고 있는 상황과 맞닿아 있다. 실제 소자를 제작하는 데 드는 막대한 비용과 시간 없이, 설계 단계에서 최적 조건을 시뮬레이션으로 먼저 검증할 수 있다면 AI 반도체 개발 주기를 크게 단축할 수 있다. 연구팀의 성과는 소재·공정 선택의 이론적 근거를 제공함으로써 차세대 반도체 설계의 방향성을 잡는 데 기여할 전망이다.
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